针对目前使用FPGA实现FIR滤波器过程中编写VerilogHDL困难的问题，本文以ALTERA的QuartusⅡ为例，给出了一种通过matlab建模、采用以DSP builder为中介的方法 ，实现设计FIR滤波器的最简流程。

公告：百度文库、百度云（百度盘）、Matlab演示破解版下载、Matlab运行实例数据暂未提供。