作者：雷瑞庭,宋跃 单位：东莞理工学院学报编辑部 出版：《东莞理工学院学报》2013年第05期 页数：5页  （PDF与DOC格式可能不同） PDF编号：PDFDGLG2013050050 DOC编号：DOCDGLG2013050059 下载格式：PDF + Word/doc 文字可复制、可编辑

    • 嵌入式设备中高速处理器对低速串行总线接口设备通常是使用软件延时来满足低速串行总线接口的时序要求，大大降低了CPU资源的有效利用率。本设计使用CPLD器件作为CPU的协处理器，负责完成单总线设备的数据读取，并转换为并行数据供CPU读取。从而减少CPU读取低速串行总线设备的等待时间。实验中该接口工作稳定可靠，满足设计要求，实验表明该设计方法是行之有效的。

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